https://yennj12.js.org/yennj12_blog_V4/tags/cadence/Recent content in Cadence on YennJ12 Engineering BlogHugo -- gohugo.ioen-usSun, 19 Jul 2026 10:03:00 +0800https://yennj12.js.org/yennj12_blog_V4/posts/industry-map-semiconductor-part3-eda-ip-zh/Sun, 19 Jul 2026 10:03:00 +0800https://yennj12.js.org/yennj12_blog_V4/posts/industry-map-semiconductor-part3-eda-ip-zh/大部分人談 AI 半導體,眼睛盯著 NVIDIA 的 GPU、台積電的製程。 稍微進階的人會往上游看設備,發現 ASML 的 EUV 是硬咽喉。 但很少人注意到:在任何一顆晶片被「製造」之前,它得先被「設計」出來—— 而全世界每一顆先進晶片,都是用 Synopsys 或 Cadence 的工具設計的。這是一個最安靜、卻最難繞過的收費站。 這篇就拆這一層。 ⚠️ 免責聲明與資料說明:本文是半導體產業鏈系列的 Part 3,聚焦「EDA + IP(設計工具與矽智財)」這一層的結構性分析,重點在角色、集中度與定價權,不是個股估值報告。文中市佔率、毛利率為公開產業常識的概估值(截至 2026 年初),用於說明相對地位,非即時報價。本文為教育用途,不構成投資建議。 一、這一層在產業鏈的位置 EDA + IP 位在整條鏈的最上游,但它不供應「材料」,而是供應「設計晶片的能力」。它的產出不是實體物,而是軟體工具 + 可重複授權的電路藍圖——所有下游的 IC 設計公司(fabless)與晶圓代工廠,都得先拿到這一層的東西,才能開始工作。 flowchart LR subgraph UP["上游鄰居"] FOUND["晶圓代工<br/>製程 PDK / 設計規則<br/>TSMC · Samsung"] end subgraph THIS["【本層】EDA + IP"] EDA["EDA 設計工具<br/>Synopsys · Cadence<br/>Siemens EDA"] IP["矽智財 IP<br/>Arm 指令集<br/>Synopsys/Cadence IP"] end subgraph DOWN["下游客戶"] FABLESS["IC 設計 fabless<br/>NVDA · AMD · QCOM<br/>AVGO · 聯發科 · Apple"] FAB2["晶圓代工<br/>驗證 / 簽核用"] end FOUND -->|"提供製程參數"| EDA EDA --> FABLESS IP --> FABLESS EDA --> FAB2 一句話定位:EDA + IP 上游只依賴代工廠提供「製程規則(PDK)」,下游卻被幾乎所有晶片公司依賴。它自己輕資產、可無限複製,定價權明顯倒向供應端(這一層自己)——因為客戶就算討厭它,也無法在合理時間內換掉它。